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FPGA到最后自然是规模越来越大，编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。

先把模块分好，port上能用REG隔离最好，尽量切断跨模块的组合逻辑。把一个模块的大小控制在中度规模，调试时一个模块一个模块来，调通的模块都用edf网表代替，节省综合时间。

在P&R阶段，看模块的功能，可以设置各个模块的优化策略，低速小面积的就放松了布。在调试时，如果改动不大，就用增量式编译，保留上次PnR结果作为参考。

当然，对于FPGA综合和map以及P&R来讲，逻辑代码写的越"容易让工具理解"，编译速度越快，当然这个怎么能更容易让工具理解是需要水平的。

这里对map这里编译的时间影响最大，P&R主要受时序约束是否紧张有影响，当然代码实现对于速度也有最直接的影响。

可以总结一下，要想提高编译速度，小编认为首先应对逻辑设计进行优化，第二是合理利用工具对工程进行约束，比如逻辑锁定，区域分割等，前提是满足时序的情况下。

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FPGA到最后自然是规模越来越大，编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。

先把模块分好，port上能用REG隔离最好，尽量切断跨模块的组合逻辑。把一个模块的大小控制在中度规模，调试时一个模块一个模块来，调通的模块都用edf网表代替，节省综合时间。

在P&R阶段，看模块的功能，可以设置各个模块的优化策略，低速小面积的就放松了布。在调试时，如果改动不大，就用增量式编译，保留上次PnR结果作为参考。

当然，对于FPGA综合和map以及P&R来讲，逻辑代码写的越"容易让工具理解"，编译速度越快，当然这个怎么能更容易让工具理解是需要水平的。

这里对map这里编译的时间影响最大，P&R主要受时序约束是否紧张有影响，当然代码实现对于速度也有最直接的影响。

可以总结一下，要想提高编译速度，小编认为首先应对逻辑设计进行优化，第二是合理利用工具对工程进行约束，比如逻辑锁定，区域分割等，前提是满足时序的情况下。